Verilog-HDL для моделирования и синтеза цифровых электронных схем

Учебное пособие содержит описание языка Verilog для автоматизации процессов синтеза и моделирования цифровых электронных схем, в частности, теоретические сведения, примеры проектирования и упражнения для самоконтроля. Материал учебного пособия ориентирован на использование Verilog-компилятора, встроенного в систему автоматизированной разработки и верификации электронных схем Active-HDLS.l.
Учебное пособие предназначено для студентов, обучающихся по специальностям «Системы управления и автоматики», «Специализированные компьютерные системы», «Интеллектуальные системы принятия решений» и «Электронные системы», а также может быть полезно магистрантам, аспирантам и специалистам, занимающимся проектированием цифровых устройств на базе программируемых логических интегральных схем.