Пожертвування 15 вересня 2024 – 1 жовтня 2024
Про збір коштів
пошук книг
книги
Пожертвування:
18.8% досягнуто
Увійти
Увійти
авторизованим користувачам доступні:
персональні рекомедації
Telegram бот
історія завантажувань
надіслати на Email чи Kindle
управління добірками
зберігання у вибране
Особисте
Запити на книги
Вивчення
Z-Recommend
Перелік книг
Найпопулярніші
Категорії
Участь
Підтримати
Завантаження
Litera Library
Пожертвувати паперові книги
Додати паперові книги
Search paper books
Відкрити LITERA Point
Пошук ключових слів
Main
Пошук ключових слів
search
1
Verilog-HDL для моделирования и синтеза цифровых электронных схем
НГТУ
Кондратенко Ю.П.
,
Мохор В.В.
,
Сидоренко С.А.
verilog
input
clk
output
op_bits
valid
assign
define
reset
reset_n
count
initial
add_en
mem_state
cout
endmodule
clock
module
product
posedge
ack
b_in
hdl
multiply_en
bits
cas_n
dram
carry_in
we_n
a_in
ain
cout4
active
delay
fpga
integer
ras_n
val_count
carry_out
data_patt
vhdl
01x
aout
b_abs
ctrl
ref_count
cycle_count
notif0
10ns
addr_count
Рік:
2002
Мова:
russian
Файл:
DJVU, 1.13 MB
Ваші теги:
5.0
/
5.0
russian, 2002
1
Перейдіть за
цим посиланням
або знайдіть бот "@BotFather" в Telegram
2
Надішліть команду /newbot
3
Вкажіть ім'я для вашого боту
4
Вкажіть ім'я користувача боту
5
Скопіюйте останнє повідомлення від BotFather та вставте його сюди
×
×