Пожертвування 15 вересня 2024 – 1 жовтня 2024
Про збір коштів
пошук книг
книги
Пожертвування:
20.0% досягнуто
Увійти
Увійти
авторизованим користувачам доступні:
персональні рекомедації
Telegram бот
історія завантажувань
надіслати на Email чи Kindle
управління добірками
зберігання у вибране
Особисте
Запити на книги
Вивчення
Z-Recommend
Перелік книг
Найпопулярніші
Категорії
Участь
Підтримати
Завантаження
Litera Library
Пожертвувати паперові книги
Додати паперові книги
Search paper books
Відкрити LITERA Point
Пошук ключових слів
Main
Пошук ключових слів
search
1
Verification Continuum™ VCS User Guide
Synopsys
,
Inc.
vcs
option
simulation
module
verification
feedback
guide
continuum
verilog
vhdl
compile
function
options
systemverilog
signal
command
error
specified
output
memory
array
specify
runtime
library
values
configuration
input
constraint
task
compilation
port
endmodule
supported
report
simv
clk
specifies
initial
warning
variables
messages
defined
vlogan
elaboration
argument
debug
syntax
timing
assertions
tasks
Рік:
2023
Мова:
english
Файл:
PDF, 21.44 MB
Ваші теги:
0
/
5.0
english, 2023
2
Writing Testbenches: Functional Verification of HDL Models
Boom Koninklijke Uitgevers
Janick Bergeron
verification
sample
models
testbenches
hdl
simulation
verilog
coverage
signal
output
vhdl
testbench
figure
clock
signals
random
task
input
configuration
behavioral
shown
values
testcase
stimulus
implementation
openvera
transaction
shows
cycle
specification
response
features
reset
rtl
statement
testcases
error
harness
event
checking
tools
verified
verify
delay
function
clk
specific
generate
reference
constraints
Рік:
2003
Мова:
english
Файл:
PDF, 35.19 MB
Ваші теги:
4.0
/
5.0
english, 2003
3
Writing Testbenches: Functional Verification of HDL Models, Second Edition
Springer
Janick Bergeron
verification
testbenches
models
hdl
verilog
tools
checking
vhdl
figure
linting
coverage
verified
implementation
verify
output
coding
reuse
specification
testbench
rtl
scan
testing
cation
error
features
random
openvera
automation
errors
specific
approach
designs
behavioral
effort
false
sample
stimulus
function
prove
formal
required
simulation
synthesis
technology
approaches
identify
input
necessary
abstraction
checks
Рік:
2003
Мова:
english
Файл:
PDF, 12.47 MB
Ваші теги:
0
/
0
english, 2003
4
编写测试平台 HDL模型的功能验证 第2版
北京:电子工业出版社
(美)伯杰龙(Bergeron,J.)著;张春等译
verilog
vhdl
hdl
bes
bie
openvera
parity
rtl
my_func
boe
rra
signal
arr
ray
tse
rse
std_logic
synopsys
warning
asae
avl
bars
bse
eea
elite
fre
gha
occ
rea
sbe
specman
abs
aera
arb
eaa
eere
fea
janick
modelsim
oee
prs
ptr
rsa
sepa
sra
sre.c
verisity
ahs
eeo
rsh
Рік:
2006
Мова:
chinese
Файл:
PDF, 15.85 MB
Ваші теги:
0
/
0
chinese, 2006
1
Перейдіть за
цим посиланням
або знайдіть бот "@BotFather" в Telegram
2
Надішліть команду /newbot
3
Вкажіть ім'я для вашого боту
4
Вкажіть ім'я користувача боту
5
Скопіюйте останнє повідомлення від BotFather та вставте його сюди
×
×